北京時間02月26日消息，中國觸摸屏網訊，東芝2013年2月22日宣布，面向智能手機等便攜終端開發(fā)出了可降低SoC混載用SRAM耗電量的電路技術。此次開發(fā)出了能夠降低工作功耗和待機功耗的電路技術，確認可將工作功耗降低27％，將待機功耗降低85％。

       工作時耗電量的削減以優(yōu)化工作電壓為目標。東芝在發(fā)布資料中介紹稱，大多IC邏輯電路在電壓下降時可降低工作功耗，而SRAM在電壓下降時有時反而會使工作電壓增加，因此，此次開發(fā)了可確認能使功耗最小的工作電壓的技術。

       此次東芝的著眼點是用來傳輸讀取數(shù)據(jù)的位線。據(jù)東芝介紹，該布線的充放電占SRAM工作功率的大部分。此次為SRAM配備了由利用位線的時鐘生成電路與監(jiān)測該時鐘頻率的電路構成的位線功耗計算器，使原來難以做到的字線工作功耗的預測成為可能。這樣，只要選擇能使字線的工作功耗與其他電路消耗的工作功耗的合計值變得最小的電壓，就能使SRAM以符合工作條件的最小功耗工作。

       另外，在待機時的功耗方面，東芝做了如下介紹。在便攜終端的SoC中，SRAM的待機功耗占到芯片整體待機功耗的大半，要想降低待機功耗，就必須削減向SRAM實時供電的模擬電壓控制電路的電壓控制放大器的功耗。因此，此次開發(fā)了在SRAM電壓控制電路采用數(shù)字方式的數(shù)字控制保存電路。

       這樣便能夠以數(shù)字方式保存向SRAM供電的電壓控制緩存的大小信息，從而周期性地起動電壓控制放大器，更新緩存大小，這樣便可大幅降低功耗。另外還使多個SRAM共用同一電壓控制放大器，并依次更新緩存大小信息，采取該措施后，與原來的模擬方式相比，電源控制電路的面積增大被控制在了最小限度。

       東芝已經確認，憑借此次開發(fā)的字線功耗計算器以及數(shù)字控制保存電路，試制芯片的工作功耗比采用原來技術時降低了27%，待機功耗降低了85%（在25°C下工作時）。另外，其中任何一項技術均可在廣泛的溫度范圍內有效發(fā)揮作用。